Circuits logiques

Écrit le28 octobre 202130 mars 2023AuteurYvonLaisser un commentaire

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CL Avant-propos

1 CL Codes binaires et portes simples (1-49) 19 Modules

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1.1 Introduction (5-6)

1.2 Du continu au discret (6-7)

1.3 Pourquoi numériser? (7-8)

1.4 Avantages de deux états (9)

1.5 Représentation binaire (10-15)

1.6 Méthodes de conversion binaire en décimal (16)

1.7 Calcul des fractions (17)

1.8 Conversion de base décimale en base binaire (17-19)

1.9 Conversion de fractions (19-20)

1.10 Addition de nombres binaires non négatifs (20-21)

1.11 Soustraction par la méthode du complément 2 (22-26)

1.12 Addition et soustraction de fractions binaires (27)

1.13 Codes et encodage (28-30)

1.14 Portes logiques (31-34)

1.15 Exemple de design: addition modulaire (35-38)

1.16 Analyse et design des circuits logiques (38-39)

1.17 Implantation matérielle des circuits logiques (40-46)

1. Problèmes résolus (46-48)

1. Exercices (48-49)

2 CL Table de vérité et algèbre de Boole (pp. 51-86) 13 Modules

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2.1 Introduction (pp 52-54)

2.2 Table de vérité (TDV) (pp 54-56)

2.3 Primitives toutes faites et approche par mémorisation de la table de vérité (pp 56-57)

2.4 Première méthode de résolution d’une table de vérité: résolution canonique par la méthode de la Somme de Produits (SdP) (pp 58-64)

2.5 Algèbre booléen (pp 64-69)

2.6 Propriétés du OU-exclusif (pp 69-72)

2.7 Utilisation de portes NON-ET dans les designs SdP (Somme de Produits) (pp 72-74)

2.8 Impliquants (p 75)

2.9 Recherche des 0 et design avec des portes NON-OU (méthode de synthèse par Produit de Sommes (PdS)) (pp 75-78)

2.10 Lois de De Morgan appliquée aux circuits PdS (pp 78-80)

2.11 Optimisation des designs numériques (pp 80-81)

2.12 Problèmes résolus (pp 82-84)

2.13 Exercices (p 86)

3 CL Méthode des tables de Karnaugh pour minimiser les expressions booléennes ( pp 87-124) 9 Modules

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0% Complété 0/9 étapes

3.1 Introduction (pp 88-89)

3.2 Diagrammes de Venn et tables de Karnaugh (pp 89-96)

3.3 Simplification graphique des tables de Karnaugh : solution en rassemblant les 1 (pp 96-104)

3.4 Solution en rassemblant les 0 (pp 105-107)

3.5 Les choix “sans importance” dans les tables de Karnaugh (pp107-109)

3.6 Tables de Karnaugh pour plus de quatre entrées (pp 109-112)

3.7 Aléas (pp 112-116)

3.8 Problèmes résolus (pp 116-121)

3.9 Exercices (pp 121-123)

4 CL Circuits programmables pour les designs combinatoires (pp 125-190) 16 Modules

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0% Complété 0/16 étapes

4.1 Introduction (pp 126-127)

4.2 Synthèse avec des circuits à intégration moyenne (p 128)

4.3 Synthèse avec multiplexeurs (pp 129-135)

4.4 Multiplexeurs reliés en cascades (p 135)

4.5 Multiplexeurs et théorème d’expansion de Shannon (pp 136-142)

4.6 Démultiplexeur (ou décodeur) (pp 142-148)

4.7 Synthèse par démultiplexeurs : utilisation des décodeurs pour la synthèse des tables de vérité (pp 149-153)

4.8 Mise en cascade de démultiplexeurs (pp 153-155)

4.9 Circuits de mémoire (pp 155-163)

4.10 Circuits logiques programmables (PLD) (p 164)

4.11 PAL : Programmed Array Logic (pp 164-177)

4.12 PLA : Programmable Logic Array (pp 177-178)

4.13 FPGA (pp 178-180)

4.14 Logiciel de programmation (pp 180-181)

4.15 Problèmes résolus (pp 182-187)

4.16 Exercices (pp 187-190)

5 CL Bascules et flip-flops (pp 191-234) 15 Modules

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5.1 Introduction (pp 193-194)

5.2 Retour de l’information et ses conséquences (feed-back) (pp 194-196)

5.3 Bascules R-S (pp 196-201)

5.4 État d’une bascule, état d’un circuit séquentiel (p 201)

5.5 Bascule R-S améliorée : le Latch D (pp 202-205)

5.6 Bascules à déclenchement sur front “maître-esclave” : flip-flop D (pp 205-209)

5.7 Formation de registres à partir de flip-flops D (pp 209-212)

5.8 Bascules à transition maître-esclave : flip-flop toggle (flip-flop T) (pp 212-216)

5.9 Flip-flop R-S maître-esclave et les contaminations aux “1” et aux “0” (“1 catching” ou “0 catching”) (p 216)

5.10 Autre configuration pour le flip-flop D (section facultative) (pp 217-219)

5.11 Quelques paramètres importants des flip-flops Synchrones (pp 219-221)

5.12 Flip-flop J-K (pp 221-226)

5.13 Résumé : flip-flops D, T, J-K (pp 226-228)

5.14 Problèmes résolus (pp 229-232)

5.15 Exercices (pp 232-233)

6 CL Séquences synchrones (pp 235-300) 12 Modules

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0% Complété 0/12 étapes

6.1 Introduction (pp 237-238)

6.2 États et sortie (pp 238-240)

6.3 Circuits synchrones : considérations à propos de l’horloge (pp 240-243)

6.4 Étapes d’analyse et de design pour les circuits synchrones sans entrées (pp 244-245)

6.5 Analyse de circuits synchrones sans entrées (pp 246-250)

6.6 Design de séquenceurs synchrones sans entrées (pp 250-261)

6.7 Types de compteurs (pp 261-268)

6.8 Registres à décalage pour le design de séquenceurs synchrones (pp 268-281)

6.9 Unités cachées (pp 281-284)

6.10 Séquence arbitraire obtenue avec un compteur et une mémoire (pp 284-287)

6.11 Problèmes résolus (pp 288-296)

6.12 Exercices (pp 297-299)

7 CL Machine d’états synchrone (pp 301-400) 11 Modules

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0% Complété 0/11 étapes

7.1 Introduction (p 303)

7.2 Machine de Mealy (pp 304-305)

7.3 Analyse et design (pp 305-308)

7.4 Analyse des circuits synchrones avec entrées externes par la méthode des variables conditionnelles (pp 308-319)

7.5 Design des circuits synchrones avec entrées externes par la méthode des variables conditionnelles (pp 319-337)

7.6 Synthèse avec MSI et LSI (pp 337-345)

7.7 Analyse de machines à nombre fini d’états avec compteurs synchrones (pp 345-350)

7.8 Conception de machines à nombre fini d’états avec compteurs synchrones (pp 351-366)

7.9 Microprogrammation (pp 366-371)

7.10 Problèmes résolus (pp 372-393)

7.11 Exercices (pp 393-400)

ANNEXE Méthode rapide pour l’évaluation d’une expression booléenne (401-405)

Lexique Circuits logiques

Références bibliographiques Circuits logiques

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